Name		Name	Last commit message	Last commit date
ALU.sv		ALU.sv
FPU.sv		FPU.sv
README.md		README.md
UART.sv		UART.sv
bootloader.mem		bootloader.mem
core.sv		core.sv
decode.sv		decode.sv
execute.sv		execute.sv
mem_access.sv		mem_access.sv
memory.sv		memory.sv
reg_access.sv		reg_access.sv
serial_receive.sv		serial_receive.sv
serial_rx.sv		serial_rx.sv
serial_send.sv		serial_send.sv
serial_tx.sv		serial_tx.sv
uart_constraints.xdc		uart_constraints.xdc
wrapper_core.v		wrapper_core.v
wrapper_uart.v		wrapper_uart.v

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RISCV-core

What I implemented

RISC-V のアセンブリを機械語に変換したものが動作する FPGA 上の CPU
4 ステージのパイプライン (IF, ID, EX & MA, WB)
ストール・フラッシュ・フォワーディング
分岐命令を常に不成立と予測，失敗したら後続命令をフラッシュ
UART 通信
Memory Mapped IO
命令を UART 通信で受け取るための bootloader

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